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答案
lee 发表于 2007-06-28 21:24:57
最基本的如三极管曲线特性。
极管外部各极电压和电流的关系曲线，称为三极管的特性曲线，又称伏安特性曲线。它不仅能反映三极管的质量与特性，还能用来定量地估算出三极管的某些参数，是分析和设计三极管电路的重要依据。
对于三极管的不同连接方式，有着不同的特性曲线。应用最广泛的是共发射极电路，其基本测试电路如图Z0118所示，共发射极特性曲线可以用描点法绘出，也可以由晶体管特性图示仪直接显示出来。
一、输入特性曲线
在三极管共射极连接的情况下，当集电极与发射极之间的电压UBE 维持不同的定值时，
UBE和IB之间的一簇关系曲线，称为共射极输入特性曲线，如图Z0119所示。输入特性曲线的数学表达式为：
IB＝f（UBE）| UcE = 常数 GS0120
由图Z0119 可以看出这簇曲线，有下面几个特点：
（1）UCE = 0的一条曲线与二极管的正向特性相似。这是因为UCE = 0时，集电极与发射极短路，相当于两个二极管并联，这样IB与UBE 的关系就成了两个并联二极管的伏安特性。
（2）UCE由零开始逐渐增大时输入特性曲线右移，而且当UCE的数值增至较大时（如UCE＞1V），各曲线几乎重合。这是因为UCE由零逐渐增大时，使集电结宽度逐渐增大，基区宽度相应地减小，使存贮于基区的注入载流子的数量减小，复合减小，因而IB减小。如保持IB为定值，就必须加大UBE ，故使曲线右移。当UCE 较大时（如UCE ＞1V），集电结所加反向电压，已足能把注入基区的非平衡载流子绝大部分都拉向集电极去，以致UCE再增加，IB 也不再明显地减小，这样，就形成了各曲线几乎重合的现象。
（3）和二极管一样，三极管也有一个门限电压Vγ，通常硅管约为0.5～0.6V，锗管约为0.1～0.2V。
二、输出特性曲线
输出特性曲线如图Z0120所示。测试电路如图Z0117。
输出特性曲线的数学表达式为：
由图还可以看出，输出特性曲线可分为三个区域：
（1）截止区：指IB=0的那条特性曲线以下的区域。在此区域里，三极管的发射结和集电结都处于反向偏置状态，三极管失去了放大作用，集电极只有微小的穿透电流IcEO。
（2）饱和区：指绿色区域。在此区域内，对应不同IB值的输出特性曲线簇几乎重合在一起。也就是说，UCE
较小时，Ic虽然增加，但Ic增加不大，即IB失去了对Ic的控制能力。这种情况，称为三极管的饱和。饱和时，三极管的发射给和集电结都处于正向偏置状态。三极管集电极与发射极间的电压称为集一射饱和压降，用UCES表示。UCES很小，通常中小功率硅管UCES＜0.5V；三极管基极与发射极之间的电压称为基一射饱和压降，以UCES表示，硅管的UCES在0．8V左右。
OA线称为临界饱和线（绿色区域右边缘线），在此曲线上的每一点应有
|UCE| = |UBE|。它是各特性曲线急剧拐弯点的连线。在临界饱和状态下的三极管，其集电极电流称为临界集电极电流，以Ics表示；其基极电流称为临界基极电流，以IBS表示。这时Ics与IBS 的关系仍然成立。
（3）放大区：在截止区以上，介于饱和区与击穿区之间的区域为放大区。在此区域内，特性曲线近似于一簇平行等距的水平线，Ic的变化量与IB的变量基本保持线性关系，即ΔIc=βΔIB，且ΔIc >>ΔIB ，就是说在此区域内，三极管具有电流放大作用。此外集电极电压对集电极电流的控制作用也很弱，当UCE＞1 V后，即使再增加UCE，Ic 几乎不再增加，此时，若IB 不变，则三极管可以看成是一个恒流源。
在放大区，三极管的发射结处于正向偏置，集电结处于反向偏置状态。
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
答：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运
放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补
偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放
，只要一个密勒补偿。
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。（未知）
答：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。
放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。
差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差 值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之 差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。
第五章 含运算放大器的电路的分析
u 重点：
1、运放的传输特性
2、比例器、加法器、减法器、跟随器等运算电路
3、含理想运放的运算电路的分析计算
u 难点：
1、熟练计算含理想运放的思路
5.1 运放的电路模型
5.1.1 运放的符号
运放是具有高放大倍数的直接耦合放大电路组成的半导体多端实际元件。而在本章中，所讲到“运放”，是指实际运放的电路模型——一种四端元件。其符号为
在新国标中，运放及理想运放的符号分别为
图5-2 运放的新国标符号
5.1.2 运放的简介
一、同相与反相输入端
运放符号中的“+”、“-”表示运放的同相输入端和反相输入端，即当输入电压加在同相输入端和公共端之间时，输出电压和输入电压两者的实际方向相对于公共端来说相同；反之，当输入电压加在反相输入端和公共端之间时，输出电压和输入电压两者的实际方向相对于公共端来说相反。其意义并不是电压的参考方向。
二、公共端
在运放中，公共端往往取定为接地端——电位为零，实际中，电子线路中的接地端常常取多条支路的汇合点、仪器的底座或机壳等，输入电压、输出电压都以之为参考点。有时，电路中并不画出该接地端，但计算时要注意它始终存在。
5.1.3 运放的输入输出关系
一、运放输入输出关系曲线
在运放的输入端分别同时加上输入电压
和
（即差动输入电压为
）时，则其输出电压uo为
图5-3 运放输入输出关系曲线
实际上，运放是一种单向器件，即输出电压受输入电压的控制，而输入电压并不受输出电压的控制。由其输入输出关系可以看出，运放的线性放大部分很窄，当输入电压很小时，运放的工作状态就已经进入了饱和区，输出值开始保持不变。
二、运放的模型
由运放的这一模型，我们可以通过将运放等效为一个含有受控源的电路，从而进行分析计算。
例：参见书中P140所示的反相比例器。（学生自学）
5.1.4 有关的说明
在电子技术中，运放可以用于
1．信号的运算——如比例、加法、减法、积分、微分等
2．信号的处理——如有源滤波、采样保持、电压比较等
3．波形的产生——矩形波、锯齿波、三角波等
4．信号的测量——主要用于测量信号的放大
5.2 具理想运放的电路分析
5.2.1 含理想运放的电路分析基础
所谓“理想运放”，是指图中模型的电阻Rin、R0为零，A为无穷大的情况。由此我们可以得出含有理想运放的电路的分析方法。根据输入输出特性，我们可以得出含有理想运放器件的电路的分析原则：
l 虚短——由于理想运放的线性段放大倍数为无穷大，即从理论上说，要运放工作在线性区域，运放的输入电压应该无穷小，可见工作在线性区的理想运放的输入端电压近似为零，也就是说，输入端在分析时可以看成是短接的，这就是所谓的“虚短”。在分析计算中，运放的同相端与反相端等电位。
l 虚断——由运放的模型可见，当运放工作在线性区内时，其输入电压近似为零，那么其输入电流亦近似为零。这样，我们在分析计算含运放的电路时，可以将运放的两个输入端视为开路。
l 虚地*——当运放的同相端（或反相端）接地时，运放的另一端也相当于接地，我们称其为“虚地”。
5.2.2 含理想运放的电路分析原则
主要应用节点法，结合上面的分析基础得出结论。
5.2.3 例题
一、例1——反相比例器
已知：
求：该电路的输入输出关系。
解：由于“虚断”，则
。因为
由于“虚短”，理想运放的输入电流为零，即
，所以
：
因此：
由此可见，当可以通过改变电阻
、
的大小，从而使得电路的比例系数改变。该电路正是一个由运放构成的反相比例器。
注意：其中的RB是运放出平衡电阻，主要是因为运放内部结构要求两个输入段对应的输出电阻平衡所致。其他的运放电路中均有此平衡电阻存在，只是具体的计算不在本课程中讲述。（模拟电子）
二、例2——反相器
思考反相器的实现——
当比例器中的
时，
，即为一个反相器。
三、例3——加法器
已知：加法器电路如图所示
求：该电路的输入输出关系。
解：由于“虚短”，理想运放的输入电流为零，即，所以
；
由于“虚断”，则节点1的电位为零。列写方程：
对节点1列写节点方程（KCL方程），有
，所以：
由此可见，当
时，
，其实，该电路正是一个由运放构成的反相加法器。
四、例4——减法器
五、例5——电压跟随器
六、例6——微分器
七、例7——分析较为复杂的运放电路
已知：电路如图所示，其中
，
，
。
求：
解：考虑运放1：
所以：
考虑运放2：
因为：
，可以计算得出：
（也可直接用分压公式）
所以：
考虑运放3：
计算：
可以计算得出：
而：
，即：
所以： 
八、 例8——设计完成一定运算功能的运放电路
已知：利用运放实现运算：
求：完成上述功能的电路（
）
解：分析：要完成这样的设计题，要求熟悉一些基本的运放计算电路——如比例、加、减、反相等。
比例电路 加法电路 减法电路
接下来，我们分析的实现：
1．
2．
3．
4．
5．
将以上分析综合起来，可以画出实现要求运算的电路如下：
九、 例9——非理想运放电路的计算
已知：运放电路如图所示
求：输入输出电压的关系
解：电路中有四个独立节点，且节点1的电位已知，因此，可以对节点2和3列写节点方程：
十、 例10——求解微分方程的电子模拟原理电路设计
已知：微分方程
，将
作为信号源输入
求： 能解出x的模拟原理电路。
解：分析：
将方程变形为：
，这样，可以用加法器实现
，然后用积分器将实现出
，而前面的加法器两个加数量中的-0.5x就可以用该x的反相比例得到。具体实现过程如下：
8. 画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。
9 有源滤波器和无源滤波器的原理及区别?
答：滤波器是一种频率选择的电路，允许一定范围内的频率通过，对不需要的频率进行抑制。可分为低通、高通、带阻、带通、全通等。有源滤波器是指用晶体管或运放构成的包含放大和反馈的滤波器，Q比较高；无源滤波器是指用电阻/电感/电容等无源元件构成的滤波器。
10 锁相环有哪几部分组成？
答：锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定回路。锁相环由相位检测器 PD + 分频器 + 回路滤波器 + 压控振荡器 VCO，等组成。
锁相环的工作原理：
1、压控振荡器的输出经过采集并分频；
2、和基准信号同时输入鉴相器；
3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；
4、控制VCO，使它的频率改变；
5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。一个典型的频率合成器原理框图如图所示。
设晶振的输出频率为fr，VCO输出频 率为fo，则它们满足公式：
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间。(Infineon笔试试题)
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RC<<T时，给出输入电压波形图，绘制两种电路的输出波形图。（未知）
16、有源滤波器和无源滤波器的原理及区别?（新太硬件）
17、有一时域信号S="V0sin"(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、 带通、高通滤波器后的信号表示方式。（未知）
18、选择电阻时要考虑什么？（东信笔试题）
19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管 还是N管，为什么？（仕兰微电子）
20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)
21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述 其优缺点。（仕兰微电子）
22、画电流偏置的产生电路，并解释。（凹凸）
23、史密斯特电路,求回差电压。（华为面试题）
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) （华为面试题）
25、LC正弦波振荡器有
1、基尔霍夫定理的内容是什么？（仕兰微电子）
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。（未知）
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间。(Infineon笔试试题)
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RC<<T时，给出输入电压波形图，绘制两种电路的输出波形图。（未知）
16、有源滤波器和无源滤波器的原理及区别?（新太硬件）
17、有一时域信号S="V0sin"(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、 带通、高通滤波器后的信号表示方式。（未知）
18、选择电阻时要考虑什么？（东信笔试题）
19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管 还是N管，为什么？（仕兰微电子）
20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)
21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述 其优缺点。（仕兰微电子）
22、画电流偏置的产生电路，并解释。（凹凸）
23、史密斯特电路,求回差电压。（华为面试题）
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) （华为面试题）
25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）
26、VCO是什么,什么参数(压控振荡器?) （华为面试题）
电感，内置外置
VCO的特性參數
以下所列為一般常見的VCO量測參數，欲執行這些參數的量測，必須使用許多儀器，包含2個直流電源供應器提供VOC的電源供應及控制電壓。
1.震盪頻率(frequency)[Hz]
2.震盪功率位準(Power Level)[dBm]
3.相位雜訊(Phase Noise)[dBc/Hz]
4.殘餘調頻(residual FM)[Hz rms]
5.直流消耗電流[mA]
6.控頻靈敏度(Tuning Sensitivity)[Hz/V]
7.諧波(Harmonics)與混波(Spurious)[dBc]
8.推頻(Frequency Pushing)[Hz/V]與拉頻(Frequency Pulling)[Hz p-p]
至少需要9種以上的儀器以及控制軟體及計算程式才能完整評估上 述參數，並分析量測結果，所需要的設備包含：低雜訊直流電源供應器(供應控制電壓)、直流電源供應器(供應偏壓電源)、數位三用電表(量測直流消耗電 流)、計頻器(量測震盪頻率)、射頻功率計(量測震盪功率位準)、頻率/電壓轉換器(量測調頻頻偏及暫態時間)、頻譜分析儀(量測相位雜訊及頻譜)、音頻 信號分析儀(量測調變信號)、信號產生器(提供轉頻所需之本地震盪頻率及功率)，如。如使用安捷倫科技的4352B VCO/PLL測試系統便可一套設備直接量測以上所有參數。
控制電壓源雜訊對VCO的影響
如使用通用型的直流電源供應器來供應VCO的控制電壓，將因直 流電源供應器的雜訊成分，會使得VCO的相位雜訊量測失真，無法得到真正的相位雜訊，如。如欲壓制直流電源供應器的雜訊成分，可使用一低通濾波器於VCO 的控制電壓輸入端，低通濾波器的截止頻率愈低則需愈長的時間常數，可使VCO的震盪頻率及震盪功率更穩定，但須較長時間，然而，這又會使載波頻率(震盪頻 率)隨溫度、濕度或外來雜訊影響而變化，影響相位雜訊的精確度。
VCO震盪頻率穩定度及相位雜訊特性評估
相位雜訊是一種隨機雜訊，其定義為“距載波一特定偏移頻率之雜訊功率密度”與“載波信號強度”之比值。
當使用頻譜分析儀量測VCO相位雜訊的一個困難點是震盪頻率漂 移或跳動，這有可能是因為量測時溫度的變化、VCO被震動或衝撞，這樣的情況會讓量測結果造成錯誤，如。這種狀況是無法以平均或校正的方式來移除，所以保 持震盪頻率的穩定是相當重要的。然而VCO的震盪頻率對環境相當敏感，因此量測系統的頻率穩定機制或追蹤載波的功能便顯得非常重要。
量測系統的相位雜訊必須比待測物的相位雜訊好，量測系統不可能量到比本身相位雜訊還低的待測物，即使待測物的相位雜訊比量測系統高出一些，這樣的結果還是會有相當大的誤差。
目前的數位行動通訊系統使用不同的調變技術來改善頻寬的使用效率，以及降低字元錯誤率。ACPR(鄰近通道功率比)可表示發射或接收信號的純度，包含了失真現象、數位信號的AM雜訊，而且也包含相位雜訊。
VCO特性評估
VCO的特性參數可利用第一節所提的9種儀器來進行量測，亦可使用一台VCO/PLL信號測試儀(Agilent 4352S)進行測試，以下一一介紹各參數的測試架構及方法。
震盪頻率與控頻靈敏度
給予VCO不同的控制電壓，其輸出的射頻頻率會隨之改變，如頻率控制特性圖(F-V特性圖)，橫軸為控制電壓，縱軸為輸出之射頻頻率，該曲線的斜率變化圖即為控頻靈敏度。
測試架構如，包含2個低雜訊直流電源供應器提供VOC的偏壓及控制電壓，一台精確頻譜分析儀來量測頻率、2個Bias Tee分別裝在偏壓及控制電壓路徑上來消除直流電源雜訊。頻譜分析儀的RBW及SPAN必須做適當設定，以Marker Peak Search 來測得頻率變化。
另必須搭配自動控制軟體，經GPIB介面控制所有設備及讀取量測資料，並加以整理才能得到類似的F-V特性圖。
震盪功率位準
給予VCO不同的控制電壓，其相對應輸出的射頻頻率之輸出功率會維持一定值，但會有一些偏移，一般以抖動(Ripple)來衡量，如，橫軸為控制電壓，縱軸為輸出之射頻功率。
Ripple有2種解釋，一為功率的峰對峰值(Peak to Peak)Ripple= Pmax-Pmin，另一為最大與最小的平均值 Ripple=(Pmax+Pmin)/2。
測試架構如，包含2個低雜訊直流電源供應器提供VOC的偏壓及控制電壓，一台精確功率計來量測功率變化、2個Bias Tee分別裝在偏壓及控制電壓路徑上來消除直流電源雜訊。另必須搭配自動控制軟體，經GPIB介面控制所有設備及讀取量測資料，並加以整理才能得到類似的結果。
諧波與混波
一般VCO都是非線性元件，所以會產生諧波與混波。諧波與混波 的量測可以用的架構。VCO射頻輸出頻率稱為載波(或基頻信號)，諧波是載波頻率整數倍的信號，如載波為1GHz，則2GHz、3GHz、4GHz... 為諧波，另0.5倍載波頻率的信號稱為次諧波(sub-Harmonic)；除了諧波與次諧波的信號，稱為混波。諧波量測為量測各諧波與主信號的功率差， 單位為dBc。混波量測為量測各混波與主信號的功率差，單位為dBc。為一混波量測實例。
推頻
推頻是VCO對偏壓的靈敏度量測，給定一控制電壓，而些微變化 偏壓，量測輸出頻率的變化量，單位為MHz/Volt。可以用圖6的架構來量測，先設定偏壓在正常工作電壓，記錄不同控制電壓下的輸出頻率，接著將偏壓增 加1volt，記錄不同控制電壓下的輸出頻率，接著將偏壓減少1volt，記錄不同控制電壓下的輸出頻率。在固定的控制電壓下，依上述的量測結果，計算偏 壓改變1volt時，輸出頻率的變化，便是推頻。不同的控制電壓下，可能會有不同的推頻。使用簡單的程式，便可完成上述的自動化量測。是一個量測實例。
拉頻
VCO輸出端的負載若不匹配，會產生反射信號，干擾VCO工 作，造成輸出頻率偏移，拉頻便是量測此頻率偏移量。量測條件是負載端有12dB的反射損失，相位由0o改變至360o，量測頻率偏移量，即最大與最小頻率 的差。量測架構如圖。其中的衰減器為6dB，信號在VCO輸出端及負載端來回一次便會衰減12dB；相位偏移器用來調整相位0o至360o；方向性偶合器 裝在VCO輸出端及相位偏移器之間，取回由負載端反射的信號，送至頻譜分析儀量測頻率偏移量。是一個量測實例。本參數為VCO各參數中，量測技巧較困難的 一個，必須注意反射損失維持在9.5至12 dB (或駐波比VSWR 2至1.67)之間，所以，可用一向量網路分析儀來確定調整相移器時，駐波比的變化。
另一測試法如圖，適用於低頻的VCO︰
(1)將短路接頭(SHORT)裝在衰減器末端，略微調整相移器至頻率為最大(或最小)
(2)紀錄此頻率值為fmax(或fmin)
(3)將開路接頭(OPEN)裝在衰減器末端，使相位造成180o轉變，略微調整相移器至頻率為最小(或最大)
(4)紀錄此頻率值為fmin (或fmax)
(5)fmax - fmin即為該VCO的拉頻參數。
相位雜訊及殘餘調
相位雜訊的定義已在1.3節及中說明，相位雜訊所表示的是震盪器短時間內得穩定度。量測相位雜訊的方法可分為三種：
(1)鎖相迴路(PLL)法。
(2)鑑頻器法(FM Discriminator)。
(3)頻譜直接量測法(SA)。
一般Free Running VCO可用SA或鑑頻器法做相位雜訊量測，若是TCXO、VCXO則應使用PLL法。
使用SA法應注意量測系統的頻率穩定機制或追蹤載波的功能限制，VCO輸出的震盪頻率對環境是相當敏感，若量測相位雜訊時載波頻率有漂移現象，便無法做精確測量。為使用Agilent 4352S所測得的一個例子。
各種詳細的相位雜訊測試法，將在本單元系列中安排一期加以說明，敬請期待。殘餘調頻是另一個衡量頻率穩定度的參數，其定義為“給定的一頻寬內(一般為50 Hz ～3 kHz, 300 Hz～ 3 kHz, 20 Hz ～ 15 kHz)，信號頻偏的均方根值()”。計算公式為：，其中為信號相位抖動的頻譜密度(見)。
改善壓控震盪器性能 有效縮短研發時間
在無線通訊設備中，如手機、無線網路卡等，壓控震盪器是一個關鍵元件，搭配鎖相迴路，成為信號合成器，用以產生不同頻率的信號。本單元介紹了壓控震盪器重要參數的定義與測試方法。
改善壓控震盪器的性能、縮短研發時間、降低成本，是現在競爭激烈行動通訊市場中的挑戰。各位高科技的研發工程師必須以最快速、有效率、精確的測試方法來提高產品品質、價值及利潤
27、锁相环有哪几部分组成？（仕兰微电子）
28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）
29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）
F=f0*N/R(f0:晶振)
30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）
31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）
32、微波电路的匹配电阻。（未知）
33、DAC和ADC的实现各有哪些方法？（仕兰微电子）
34、A/D电路组成、工作原理。（未知）
35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过 的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就 不一样了，不好说什么了。（未知） 哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）
26、VCO是什么,什么参数(压控振荡器?) （华为面试题）
27、锁相环有哪几部分组成？（仕兰微电子）
28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）
29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）
30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）
31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）
32、微波电路的匹配电阻。（未知）
在高速情况下，当然还没有到达射频级别，阻抗匹配是通过源端或者终端接一个电阻（或者其他的方式AC等），但是在微波领域，阻抗匹配都是使用：阻抗网络匹配，如1/4波长等匹配。两者什么联系和区别那
33、DAC和ADC的实现各有哪些方法？（仕兰微电子）
34、A/D电路组成、工作原理。（未知）
35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过 的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就 不一样了，不好说什么了。（未知）
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华
为）
两个个人的浅显理解:
1.从采集数据角度:建立时间-clock上升沿到来前,被采集数据稳定不变的时间.时间过少,则采不到数据.
保持时间-clock上升沿到来后,被采集数据稳定不变的时间.时间过少,则采不到数据.如图:
2.触发器角度:
建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;决定了触发器之间的组合逻辑的最大延迟.
保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间.决定了触发器之间的组合逻辑的最小延迟.
3.Why????
网上的部分言论.
setup time is the time required to charge the input capacitance of the FF(D input) to a correct logic(i.e to the VDD for logic-1 and VSS for logic-0);
hold time is required to for two reasons:
1、setup time的意义：为什么Data需要在Clock到达之前到达？
其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
2、、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？
和setup time的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。
如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） ]
静态时序分析应运而生，它不仅可以根据设计规范的要求对设计进行检查，同时还能对设计本身做全面的分析。静态时序分析是相对于动态时序分析而言的。动态时 序分析时不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；而静态时序分析，可以方 便地显示出全部路径的时序关系，因此逐步成为集成电路设计签字认可的标准。
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。因此分析静态时序分析的报告是非常必要的。
静态时序分析在不同阶段的侧重点是不一样的。在布局布线前，往往更重视建立时间检查，而忽视保持时间检查。如果违背了建立时间，就必须重新优化。至于违背了保持时间，可以通过在布局布线后手工加入一定的延时来解决，在布局布线后，应重点检查保持时间。
说说静态、动态时序模拟的优缺点
作者[settleinsh] 发表于[2006-10-27 20:24:00]
动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。
动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。
但是它也存在着比较明显的缺点：
首先是分析的速度比较慢；
其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的。
静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的 错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷 尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此， 静态时序分析器在功能和性能上满足了全片分析的目的。
靜態時序分析技術的許多基本概念與動態模擬不同。首先，靜態工具沒有模擬周期之說，因此不存在按時間表發生的事件。靜態工具藉由路徑計算延遲的總 和，並比較相對於預定義時鐘的延遲。它僅關注時序間的相對關係而不是評估邏輯功能。一旦靜態工具列舉出所有的邏輯一致的路徑，它就會以電子數據表的方式定 位非間隙性錯誤(negative slack errors)，無需用向量去啟動某個路徑。而動態時序模擬卻不能發現衝突，除非有一連串的向量集中顯示這種特殊情況，另外，靜態時序工具能自動引導用戶 首先解決最關鍵的問題。
靜態時序工具可識別的時序故障數要比模擬多得多，包括：建立/保持和恢復/移除檢查(包括反向建立/保持)；最小和 最大跳變；時鐘脈衝寬度和時鐘畸變；門級時鐘的瞬時脈衝檢測；匯流排競爭與匯流排懸浮錯誤；不受約束的邏輯通道。另外，一些靜態時序工具還能計算藉由導通 電晶體、傳輸門和雙向鎖存的延遲，並能自動對關鍵路徑、約束性衝突、非同步時鐘域和某些瓶頸邏輯進行識別與分類。
時序分析工具種 類很多。Synopsys公司的Primetime和Mentor Graphics公司的SST Velocity主要用於全晶片的IC設計。晶片上的PVT(製程、電壓、溫度)參數、電晶體級分析和反向建立/保持的檢查在時序分析中非常重要，例如： Innoveda公司的Blast工具主要用於FPGA和板級設計，它可支援單層和多層板結構，能鏈接板級交叉耦合分析，並從Chronology公司的 Timing Designer Pro引入模型。Cadence公司的Envisia工具和Magma公司的Blast工具可提供具備綜合與佈板技術的全晶片時序分析功能，兩家公司到目 前為止尚未宣佈獨立的時序分析產品，但都重點提高在靜態時序分析功能上的魯棒性。Circuit Semantics公司可提供用於先進CMOS設計的多級時序分析工具。Ultima公司的Millennium工具和Silicon Metrics公司的Siliconsmart TSO工具能夠提高晶片級靜態時序工具的分析精密度，它們都屬於附屬工具。
Chronology公司的Timing Designer Pro和Synapticad公司的Waveformer Pro都是具有嵌入式靜態時序引擎的圖形化波形編輯器，主要用於交互式建模與分析。
靜態時序分析工具的基本概念
靜態時序工具首先要接受用戶輸入，然後分析網表並將單元映射進目標庫中。根據網表生成具有所有路徑的列表，然後基於不同的設計準則進行剪輯。由儲存單元或主要I/O引腳組成的每條路徑都包含有一個起點和一個終點，需要注意的是雙向鎖存有可能當作門或起點/終點處理。
接 下來，由延遲引擎計算單元和互連值，並結合SDF時序數據或SPEF寄生數據進行“版圖設計後精密度分析”，或利用靜態線載模型進行“版圖設計預評估”， 這些寄生數據可以是由RC樹(SPEF、DSPF、RSPF文件格式)細化或簡化而來，然後，時序驗証引擎計算相對於預定義時鐘域的間隙與約束衝突，輸出 報表與多種可視工具可根據用戶要求將結果分類。
為了支援目前最複雜的設計，現代靜態時序工具提供了各種功能，首要要支援無約束的複雜時鐘域，一般來說，這些時鐘具有多頻率、多相位和多波形的特點。
另 外，由於門控時鐘是低功率設計中的一種標準技術，因而確保恰當的時序波形邊沿就非常重要，它可確保時鐘門不產生崎變的邊沿。與其它時鐘沒有明確關係的非同 步時鐘設計卻極具挑戰性。SST Velocity工具能夠自動識別非同步時鐘域並排除故障路徑，以便正確分析其他的同步邏輯。
某些數位設 計包含有多周期路徑，其中過渡組合邏輯(intermediate combinational logic)採用多個時鐘。必須向工具標明多周期路徑，否則就會出現錯誤。與此類似，零周期路徑可定義兩個狀態器件之間的潛在競爭路徑條件；如果零周期路 徑是有意安排的，它必須明確定義以避免保持衝突。所有的靜態時序工具必須支援重收斂扇出(reconvergent fanout)，它能夠確保對真實的組合最小/最大延遲傳播值進行恰當的間隙分析(slack analysis)。模式分析功能允許用戶定義埠或引腳上的常量值，有效地將分析限定於特定的工作模式。在全晶片分析中，這個功能對於隔離故障區域或者藉 由測試邏輯驗証時序非常有用。
某些時序分析工具可以用測試儀器作相容性檢查，以便把器件測試儀的約束條件恰當地加入到分析準則中。片上的 PVT變量與相關最小/最大值分析在晶片級設計中變得越來越重要，這些技術允許用戶定義最壞情況下分析的下降因子(derating factor)或百分比，這樣可以解決環境變化引起的電晶體抖動率(slew rate)的變化。
時序分析工具的使用
在實際設計流程中如何才能充分發揮靜態時序分析工具的功能呢？使用方法會根據設計類別、所用的分類工具和許多其它因素的影響而出現很大差異，但我們可以給出典型流程中的通用方法。
用 戶必須定義需要使用的目標庫、輸入網表、設計說明與特例、模組級時序說明與特例。雖然能夠增加額外的時序說明，但時序約束一般與邏輯綜合中採用的時序約束 類似。對於等待隔離和等待利用門級時序模擬工具驗証的包含真實非同步邏輯的設計，建議創建能經受驗証檢驗的設計分割策略。
緊接著必須創建用 於複雜單元的時序殼模型(timing shell model)如微處理器、記憶體、模擬電路模組和定制邏輯，這些模型一般根據列於數據表的規格或其它分析形式用手工方式創建。時序殼模型也能自動提取以用 於藉由驗証的同步模組設計。某些靜態時序工具會創建自身的時序殼模型，或在交互波形建模過程中引入時序殼模型。
對於版圖設計前的時序，可以利用統計線載模型(statistical wire-load model)與綜合所用的模型進行相關後獲得。版圖設計後的分析要利用後端注釋數據，而傳統的後端注釋採用SDF時序文件(每個PVT變量對應一個文件)。
另 外，有時也直接引入寄生RC數據以便利用內部延遲引擎計算時序延遲，某些工具支援DCL與/或OLA，可以用ASIC代工製程參數進行更精確的校正。要將 DCL與/或OLA與後端注釋RC數據結合起來以優化精密度。當引入RC數據而非SDF文件時，只要單個文件就能支援所有的PVT變量。
許 多時鐘域可以自動識別，然而，用戶必須定義每個時鐘的頻率、相位和波形，而導出時鐘也要在設置中定義。SST Velocity能自動識別導致非同步邏輯的非同步時鐘域和信號。在其它情況下，這些信號必須標識為故障路徑，並與其它邏輯上不可能成立的路徑一起從分析 過程中清除出去。
典型情況下，用戶會在綜合後開始時序分析，需要注意的是靜態時序分析嵌入所有的綜合和時序驅動佈局底層規劃工具中。在綜合 迭代和早期版圖設計過程中，用戶一般選擇標稱模式分析，然後在版圖設計後再切換到更徹底的最佳/最差情況分析。因此，為了使設計周期最小，這些工具應支援 對最佳/最差情況的單通分析(single pass analysis)。時序分析一般從模組級開始向整個設計發展，無論設計是單個積體電路還是多系統板。
設計中的一些數據流路徑需要特別關 注，利用模式分析可以避免分析不必要的路徑。這段分析時間內，內置的自測試邏輯必須關閉。在某些情況下，採用同步技術無法分析藉由所選模組的數據流，因此 需要動態時序模擬。如果隔離恰當的話，在模擬容限內就能很好地處理這些問題。隨後生成的時序就能用來創建時序殼並整合回更高級的靜態分析中。
可 以用大量的輸出結果對設計作出分析診斷。時序間隙報表(timing slack report)能快速確定故障區域，一般來說它還允許生成只包含受影響邏輯的原理圖。受約束衝突是另一類輸出結果，可以反映時鐘抖動、多周期路徑等。瓶頸 分析可以識別許多衝突路徑的公共邏輯，指導設計工程師對優先級最高的單元進行修改。
具備嵌入式時序分析功能的波形建模工具所採用的方法多種 多樣。一般情況下，用戶很少依賴這一階段的綜合結果，而是採用人工方式定義設計、專用模組或複雜核心的時序關係。通常用戶選擇電路中最關鍵的路徑用於波形 建模，而不是窮舉設計中的每個電路節點，在這種情況下，這些工具將幫助用戶定義設計中的要求以及合法的約束，然後將結果輸出到其它靜態時序工具以進行窮舉 分析。
其它工具，如Millennium、Siliconsmart TSO或Celtic是靜態時序分析的補充工具。Millennium可以接受詳細的RC數據，在幾小時內計算出幾百萬個RC單元的延遲，其SPICE精 密度在5%之內。該工具還能進行先進的獨立於頻率的信號斜率建模，借助圖視功能進行全晶片時鐘抖動分析，還可以對匯流排與平行/三態驅動器進行精確分析， 以及自動對重要路徑進行SPICE模型創建。它還能處理2D和3D網格(mesh)的互連拓樸，並支援完成分層和增量形式ECO。該工具最後還會輸出可用 於下游的靜態時序分析的SDF和Synopsys設計約束文件。
Siliconsmart TS0是專用模型編譯器集，符合正在形成的OLA標準，能使門級靜態時序分析工具達到電晶體級的精密度。Siliconsmart TS0能產生整個電路的動態專用的工作點路徑延遲模型，並把他們鏈接到使用OLA建模介面的時序分析工具。這些路徑延遲模型能夠滿足單元與互連建模間不斷 提高的非線性及複雜依賴關係。它不需要SDF文件，還可以在不降低精密度的條件下，把寄生數據壓縮幾個數量級。該工具可以排除靜態模型中常見的抖動延遲中 15%至25%的錯誤，而且解決了IR降低和溫度變化對時序的影響。
Celtic則重點處理後佈局及噪音交叉耦合效應，因為它們百分之百地 會影響實際時序延遲。該工具接受單元級網表，並耦合RC寄生、特徵化噪音庫和信號時序窗口及信號跳變的參數(可以從靜態時序分析引入)。Celtic利用 這些資訊生成受損網路上峰值噪音的分類報表，並生成根據噪音調整過的SDF數據，該數據能回讀到靜態時序工具中。
要注意的其他事項
根 據具體設計的需要，設計工程師可能留意到靜態時序工具中的一些特殊功能。如前所述，非同步時鐘域的自動識別及非同步路徑消除功能可以較大地提高設計生產 率。相似地，某些工具還支援對分頻時鐘、合併時鐘、門控時鐘和雙向鎖存的自動檢測和分析。如果要處理較複雜的核心，並需要進行全晶片分析，那麼核心建模功 能就比較重要。可以採用標記(Stamp)建模格式(Synopsys公司Tap-In許可項目的一部份)創建針對核心與記憶體的黑盒時序模型，或直接引 用波形建模工具如Timing Designer Pro中的模型。大規模設計可很好地得益於自動黑盒時序模型的參數提取，它能為前面藉由分析的設計模組創建外部視圖。
高性能應用系統的設計 人員應該進行獨立於抖動的抖動計算，其中所傳輸的抖動是輸入抖動的函數。“what-if”分析功能允許設計工程師快速研究“臨時(on-the- fly)”變量，如：改變時鐘頻率和占空周期、改變節點或單元延遲或交換實例模型。如果設計藉由了門、預充電單元或其它形式的非靜態CMOS邏輯，那麼就 需要應用整合化電晶體級分析功能，這些功能包括：門級推斷、故障路徑消除、正確時鐘傳播和溝道連接電晶體的分組。
設計工程師還應注意靜態時 序工具中的其它幾個結構特點。快速增量功能可加快全晶片測試的運行時間，並使設計變更時間由幾小時級降到幾秒。某些工具內部支援可用於管理時序數據的基於 節點的結構，而不支援針對路徑的數據結構。路徑結構會隨著設計規模呈指數變化，而基於節點的結構變化幾乎是線性的。由於典型情況下基於節點的數據結構所需 要的再計算非常少，所以增量及“what-if”功能將得到進一步增強。
Focus Table中的大多數產品都採用了可視化功能以方便數據的解釋，包括用來突出問題區域的堆疊條狀圖、選定路徑圖生成、波形圖生成和2D熱圖。為了減小設計 周期並使先進的製造製程保持校正精密度，向ASIC供應商尋求OLA與DCL庫介面的升級支援就越來越重要。
本文結論
由 於半導體製造製程尺寸的不斷縮小並且需要適應極小的物理特性，時序分析工具也必須適應這一趨勢。在150ns以下，交調噪音耦合將成為延遲方程式中不可避 免的一部份。更不幸的是，由交叉耦合引起的實際延遲影響基本上是動態的，包含了時間跳變窗口、抖動和方向性效應。除了電容耦合外，由於網路靠得太近，還必 須考慮感性耦合，這就需要增量電感提取功能、新的濾波與剪輯算法、以處理增量寄生數據的技術。
作者簡介：
Stephen E.Schulz是德州儀器公司Dallas全球ASIC分部的高級技術人員。現任VHDL International董事會成員，是系統級設計語言的主要發起人。
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA
2003.11.06 上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? （威
盛笔试题circuit design-beijing-
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔
试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
32、画出Y="A"*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y="A"*B+C(D+E)。（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）
36、给一个表达式f="xxxx"+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什
么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
"触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这个状态直到下一个或另一个触发信号来到时, 触发信号可以用电平或边沿操作. 锁存器是触发器的一种应用类型. 在 CMOS 电路中典型的锁存器 (LATCH) 是由两个反相器和两个数据开关组成, 其中输入数据开关在闸门 (GATE) 电平操作下开启送入数据. 当闸门关闭后, 另一个数据开关开启, 使两个反相器的串联闭合, 形成 RS 触发器类型的正反馈电路, 数据保持在这个 RS 触发器中, 以达到锁存的目的, 直到下一个闸门周期.
由两个这样的锁存器可以级联成主从结构, 并执行互补的操作. 即前一个送入数据时, 后一个保持先前的数据, 而前一个锁存数据时, 后一个送入这个新数据到输出端. 形成一个边沿触发的 D 触发器, 而闸门控制信号成为触发器的时钟. 也可以认为 D 触发器是用时钟边沿锁存数据的, 但习惯上不称其为锁存器 LATCH.
在 CMOS 芯片内部经常使用锁存器, 但是在 PCB 板级结构上, 建议用触发器在时钟边沿上锁存数据. 这是因为在锁存器闸门开启期间数据的变化会直接反映到输出端, 所以要注意控制闸门信号的脉冲宽度. 而对于触发器, 只考虑时钟的边沿.
49、简述latch和filp-flop的异同。（未知）
双稳态器件有两类：一类是触发器，一类是锁存器。锁存器是触发器的原始形式。基本锁存器由一对互耦的逻辑门组成【图
图
(b)电路结构 （c）图形符号
图
（a）电路结构 （b）图形符号
在基本锁存器【图
(a) (b)
图
（a）电路结构 （b）图形符号
将两个脉冲选通锁存器级联起来可以形成抗干扰能力更强的主从触发器【图
(a)
(b)
图
（a）电路结构 （b）图形符号
边沿触发器也是在脉冲选通锁存器【图
图
触发器按逻辑功能分，有RS【图
图
图
图
图
这几种触发器都有集成电路产品。其中应用最广泛的当数JK触发器和D触发器。不过，深刻理解RS触发器对全面掌握触发器的工作方式或动作特点是至关重要的。事实上，JK触发器和D触发器是RS触发器的改进型，其中JK触发器保留了两个数据输入端，而D触发器只保留了一个数据输入端。T触发器则是一种简化了的JK触发器。
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
（南山之桥）
触发器：能够存储一位信号的基本单元电路称为“触发器”；
锁存器：一位D触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此 可把多个D触发器的时钟输入端口CP连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位 数据的电路就称为“锁存器”。
寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。
区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制， 而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有 效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。
寄存器与存储器的区别
从物理构件上讲，寄存器是有DFF （D触发器）构成的。它起的只是暂时存储数据的作用。而存储器是有内存和外存构成的。它们用来存放大量数据可以是长期的也可以是现在要处理的数据如内存。 外存大家都见过比如磁盘，光盘，硬盘等。而内存是有半导体构成，有MOS门和TTL门两种构成。有ROM和RAM两种。ROM是有厂家固定地制造的有分为 掩膜ROM，PROM，EPROM，EEROM。有用门电路组成的ROM（由厂家写入信息）和用二极管或熔断丝构成的可有用户写入信息的PROM 等.....RAM可分为DRAM和SRAM两种。前者是由电容构成的必须及时刷新SROM由MOS门构成不必刷新...... 从在计算机内部的放置位置上说，寄存器是在主板上离CPU最近并且速度最快。内存在计算机主机内，当时在计算机设计时，速度一直提不高，后来把内存放在计 算机内速度才得以质的飞跃打到
52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？
4个（leo自）
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
移位寄存器（lee自）
58、实现N位Johnson Counter,N="5"。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰
微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
62、写异步D触发器的verilog module。（扬智电子笔试）
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器
件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch（毛刺）。（未知）
我认为要从两方面来看毛刺产生的原因，（1）如果毛刺是由于数字电路中组合逻辑部分的竞争冒险产生在通过信号线时可能不会被消除；（2）但如果毛刺是由于信号线间的串扰、信号线上的反射或瞬态电流的变化产生的，我想通过阻抗匹配还是可以消除的。
毛刺信号及其消除
在组合逻辑电路中，信号要经过一系列的门电路和信号变换。由于延迟的作用使得当输入信号发生变化时，其输出信号不能同步地跟随输入信号变化，而是经过一段 过渡时间后才能达到原先所期望的状态。这时会产生小的寄生毛刺信号，使电路产生瞬间的错误输出，造成逻辑功能的瞬时紊乱。在FPGA内部没有分布电感和电 容，无法预见的毛刺信号可通过设计电路传播，从而使电路出现错误的逻辑输出。
任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器。毛刺并不是对所有输入都有危害，如触发器的Ｄ输入端，只要毛刺不出现在时钟的上升沿并满足 数据的建立保持时间，就不会对系统造成危害。而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(ＣＬＥＡＲ)、预置信号 (ＰＲＥＳＥＴ)、时钟输入信号(ＣＬＫ)或锁存器的输入信号就会产生逻辑错误。任何一点毛刺都可能使系统出错，因此消除毛刺信号是FPGA设计中的一个 重要问题。毛刺问题在电路连线上是找不出原因的，只能从逻辑设计上采取措施加以解决。消除毛刺的一般方法有以下几种：
(１)利用冗余项消除毛刺
函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。
(２)取样法
由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。
(３)吸收法
增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺，如图３所示。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。
(４)延迟办法
因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。但有时随着负载增加，毛刺会继续出现，因而这种方法也是有局限性的。而且采用延迟线的方法产生延迟更会由于环境温度的变化而使系统变不可靠。
(５)锁存办法
当计数器的输出进行相"与"或相"或"时会产生毛刺。随着计数器位数的增加，毛刺的数量和毛刺的种类也会越来越复杂。毛刺在计数器电路输出中的仿真结果如图４所示，从图中可发现有毛刺出现。此时，可通过在输出端加Ｄ触发器加以消除。接Ｄ触发器后仿真结果如图５所示。
从图５可以看到，数据中的毛刺被明显消除。当FPGA输出有系统内其它部分的边沿或电平敏感信号时，应在输出端寄存那些对险象敏感的组合输出。对于异步输 入，可通过增加输入寄存器确保满足状态机所要求的建立和保持时间。对于一般情况下产生的毛刺，可以尝试用Ｄ触发器来消除。但用Ｄ触发器消除时，有时会影响 到时序，需要考虑很多问题。所以要仔细地分析毛刺产生的来源和毛刺的性质，采用修改电路或其它办法来彻底消除。
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解
的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计
的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b： 0000000000100100000000
请画出state machine；请用RTL描述其state machine。（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐
笔试）
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y="lnx"，其中，x
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微
电子）
78、sram，falsh memory，及dram的区别？（新太硬件面试）
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温
度，增大电容存储容量）（Infineon笔试）
80、Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? （威盛笔试题
circuit design-beijing-
81、名词:sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散
傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
IC设计基础（流程、工艺、版图、器件）
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路
相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。（仕兰微面试题目）
2、FPGA和ASIC的概念，他们的区别。（未知）
答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一
个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与
门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）
4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
（leo自）流程图，为代码，布尔表达式，真知彪，卡诺图，状态机。
5、描述你对集成电路设计流程的认识。（仕兰微面试题目）
6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）
代码，调试，前仿真，综合，布线。后仿真，时序分析，合乎性。版图
7、IC设计前端到后端的流程和eda工具。（未知）
8、从RTL synthesis(寄存器传输级综合)到tape out（流片）之间的设计flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）
10、写出asic前期设计的流程和相应的工具。（威盛）
11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.）电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）
13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）
14、描述你对集成电路工艺的认识。（仕兰微面试题目）
15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题目）
制造工艺：我们经常说的0.18微米、0.13微 米制程，就是指制造工艺了。制造工艺直接关系到cpu的电气性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中线路的宽度。线宽越小， cpu的功耗和发热量就越低，并可以工作在更高的频率上了。所以以前0.18微米的cpu最高的频率比较低，用0.13微米制造工艺的cpu会比0.18 微米的制造工艺的发热量低都是这个道理了。
16、请描述一下国内的工艺现状。（仕兰微面试题目）
